東京高等裁判所 平成９年（行ケ）２８号 判決 1998年3月31日
東京都千代山区丸の内２丁目２番３号
原告
三菱電機株式会社
代表者代表取締役
北岡隆
訴訟代理人弁理士
竹中岑生
同
大槻聡
東京都千代田区霞が関３丁目４番３号
被告
特許庁長官 荒井寿光
指定代理人
吉見信明
同
木南仁
同
吉村宅衛
同
廣田米男
主文
原告の請求を棄却する。
訴訟費用は原告の負担とする。
事実
第１ 当事者の求めた裁判
１ 原告
(1) 特許庁が平成７年審判第７４７１号事件について平成８年１２月１６日にした審決を取り消す。
(2) 訴訟費用は被告の負担とする。
２ 被告
主文と同旨
第２ 請求の原因
１ 特許庁における手続の経緯
原告は、名称を「インバータ回路」とする発明（以下、「本願発明」という。）につき、昭和６２年１月１４日特許出願（昭和６２年特許願第６４２９号）をしたところ、平成７年２月９日拒絶査定を受けたので、同年４月１３日審判の請求をし、平成７年審判第７４７１号事件として審理された結果、平成８年１２月１６日、「本件審判の請求は、成り立たない。」との審決があり、その謄本は、平成９年１月２７日、原告に送達された。
２ 本願発明の要旨（特許請求の範囲第１項の記載）
制御電極に入力信号が印加されることで、出力信号を高電位に決定する第１のトランジスタと、制御電極に前記入力信号が印加されることで、出力信号を低電位に決定する第２のトランジスタとを有するインバータ回路であって、
前記第１及び第２のトランジスタのうち一方のトランジスタのみに対し並列に接続され、その制御電極に前記入力信号が印加される、前記一方のトランジスタと同極性の第３のトランジスタと、
前記一方のトランジスタ及び前記第３のトランジスタ各々の一方の電極間に両電極が接続され、その制御電極に制御信号が印加される第４のトランジスタとを備え、
前記制御信号により前記第４のトランジスタのオン・オフを選択することで、入力閾値電圧が変化することを特徴とするインバータ回路（別紙図面１参照）
３ 審決の理由の要点
(1) 本願発明の要旨は前項記載のとおりである。
(2) 引用例
昭和６０年特許出願公開第３０２１６号公報（以下「引用例」という。別紙図面２参照）には、その［発明の概要］の項に、「・・・目的は簡単な回路構成によって半導体論理回路のしきい値電圧を切換可能とし可変にすることができる半導体装置を提供することにある。このような目的を達成するため、本発明は相補型ＭＯＳ論理回路において、その入力と同一の信号を制御入力とした電界効果トランジスタを、上記ＭＯＳ論理回路の出力端と君源間に電気的に接続・切離し可能な状態で付加するようにしたものである。」（２頁右上欄２行ないし１０行）と記載され、特許請求の範囲には「共通接続したゲートに入力信号が供給され共通接続したドレインから出力を取り出すＰチャンネル形電界効果トランジスタおよびＮチャンネル形電界効果トランジスタからなる相補型ＭＯＳ論理回路において、このＭＯＳ論理回路の入力と同一の信号を制御人力としたＮチャンネル形電界効果トランジスタおよびＰチャンネル形電界効果トランジスタの少くとも一方を、前記ＭＯＳ論理回路の出力端と電源間に電気的に接続・切離し得る状態で付加した・・・半導体装置」と記載されている。
また、［発明の実施例］の項には、第２図を用い「この第２図において第１図と同一符号のものは相当部分を示し、(7)はＣＭＯＳインバータを構成するＰ・ＭＯＳ(1)、Ｎ・ＭＯＳ(2)の入力と同一の信号を制御入力とするＮ・ＭＯＳ、(8)はこのＮ・ＭＯＳ(7)を論理回路と接続・切離を行う開閉回路である。そして、Ｎ・ＭＯＳ(7)のドレインは開閉回路(8)を介してＣＭＯＳインバータの出力端(6)に接続され、ソースおよび基板は負電極(4)にと接続され、ゲートは入力端(5)に接続されている。」（２頁右上欄１６行ないし左下欄４行）と記載され、動作について、「開閉回路(8)が開いている開成の場合には、この論理回路のしきい値電圧は、Ｐ・ＭＯＳ(1)の内部抵抗とＮ・ＭＱＳ(2)の内部抵抗が等しくなる電位である。この電位をＶ１とする。これに対して、開閉回路(8)が閉じている閉成の場合には、この論理回路のしきい値電圧は・・・Ｖ２となる。」（２頁左下欄７行ないし１５行）と記載されている。
一方、昭和５７年特許出願公開第５４４２７号公報（以下「周知例１」という。）には、入力端子にソース電極が接続されドレイン電極が電源または接地電位に接続された二つのＭＯＳトランジスタと、セット端子並びにリセット端子でそれぞれ命令を受け、前記二つのＭＯＳトランジスタを介して入力端子を電源に接続するか接地電位に接続するかを選択するフリップフロップ回路について記載されており、この二つのＭＯＳトランジスタを介する点について第７～８図を参酌すると、前記フリップフロップ回路の出力信号はＭＯＳトランジスタのゲート電極（制御電極）に制御信号として印加され、この制御信号により前記２つのＭＯＳトランジスタのオン、オフが選択されると見ることができることは明らかである。また、昭和５８年特許出願公開第１５３２６号公報（以下「周知例２」という。）にも、素子に直列にスイッチング素子を入れてスイッチング制御する技術について記載されている。
(3) 対比
引用例記載の発明の、ゲートに入力信号が供給される点、Ｐチャンネル形電界効果トランジスタ、Ｎチャンネル形電界効果トランジスタ、相補型ＭＯＳ論理回路は、それぞれ本願発明の「制御電極に入力信号が印加されること」「第１のトランジスタ」「第２のトランジスタ」「インバータ回路」に対応し、引用例の相補型ＭＯＳ論理回路の動作は、第１図に関連付けて、一般によく知られているものとして説明されているように、ゲートに入力信号“Ｈ”が供給されるとＮチャンネル形電界効果トランジスタが導通してＣＭＯＳインバータの出力端(6)は“Ｌ”レベルになり、入力信号“Ｌ”が供給されるとＰチャンネル形電界効果トランジスタが導通して上記出力端(6)に“Ｈ”レベルが出力されるような動作をすると認められるので、引用例記載の発明は本願発明の「制御電極に入力信号が印加されることで、出力信号を高電位に決定する第１のトランジスタと、制御電極に前記入力信号が印加されることで、出力信号を低電位に決定する第２のトランジスタとを有するインバータ回路であって」に対応する構成を備えている。
また、引用例記載の発明の相補型ＭＯＳ論理回路の入力と同一の信号をゲートへの制御入力としたＮチャンネル形電界効果トランジスタおよびＰチャンネル形電界効果トランジスタの少くとも一方のトランジスタ（第２図ではＮ・ＭＯＳ７）は、本願発明の「第３のトランジスタ」に対応し、前記ＣＭＯＳ論理回路を構成するＮチャンネル形電界効果トランジスタおよびＰチャンネル形電界効果トランジスタのうち少なくとも一方のトランジスタ（第２図ではＮ・ＭＯＳ・２）のみに対して並列に接続され、かつ前記少なくとも一方のトランジスタ（第２図ではＮ・ＭＯＳ２）と同極性であるから、引用例記載の発明は本願発明の「前記第１及び第２のトランジスタのうち一方のトランジスタのみに対し並列に接続され、その制御電極に前記入力信号が印加される、前記一方のトランジスタと同極性の第３のトランジスタ」に対応する構成を備えている。
また、引用例記載の発明は、前記一方のトランジスタ（第２図ではＮ・ＭＯＳ７）と前記ＣＭＯＳ論理回路を構成するＮチャンネル形電界効果トランジスタおよびＰチャンネル形電界効果トランジスタのうち少なくとも一方のトランジスタ（第２図ではＮ・ＭＯＳ２）の各々のドレイン間、つまり一方電極間に接続された開閉回路を備え、この開閉回路の開成、閉成を行うことにより論理回路の入力しきい値電圧がＶ１、Ｖ２となり、この開成、閉成を行うことは本願発明の「オン・オフを選択すること」に対応するので、引用例記載の発明は本願発明の「前記一方のトランジスタ及び前記第３のトランジスタ各々の一方の間に接続されたものを備え、前記のもののオン・オフを選択することで、入力閾値電圧が変化するインバータ回路」に対応する構成を備えている。
(4) 一致点、相違点
本願発明と引用例記載の発明とは
「制御電極に入力信号が印加されることで、出力信号を高電位に決定する第１のトランジスタと、制御電極に前記入力信号が印加されることで、出力信号を低電位に決定する第２のトランジスタとを有するインバータ回路であって、
前記第１及び第２のトランジスタのうち一方のトランジスタのみに対し並列に接続され、その制御電極に前記入力信号が印加される、前記一方のトランジスタと同極性の第３のトランジスタと、
前記一方のトランジスタ及び前記第３のトランジスタ各々の一方の電極間に接続されたものを備え、オン・オフを選択することで、入力閾値電圧が変化するインバータ回路。」
である点で一致し、次の<１>の点で一応相違している。
<１> 各々の一方電極間に接続されるものと動作が、本願発明が「両電極が接続され、その制御電極に制御信号が印加される第４のトランジスタを備え、前記制御信号により前記第４のトランジスタのオン・オフを選択する」のに対し、引用例には、開閉回路を備え、前記開閉回路のオン・オフを選択する動作について詳細な記載がない点。
(5) 当審判断
両電極が接続され、その制御電極に制御信号が印加されるトランジスタであって、前記制御信号により前記トランジスタのオン・オフを選択する手段は周知（周知例１、２参照）であって、各種のオン・オフを選択する手段として普通に採用される手段であるから、引用例記載の発明における開閉回路に換えて該周知の手段を採用することは当業者が容易になし得ることである。しかも、その結果得られる閾値電圧を最適値に設定することができる等の効果も当然予想される範囲内のものにすぎない。
(6) まとめ
以上のとおり、本願発明は、引用例記載の発明及び周知事項に基いて、当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。
４ 審決の取消事由
審決の理由の要点(1)ないし(4)は認める。同(5)のうち、「両電極が接続され、その制御電極に制御信号が印加されるトランジスタであって、前記制御信号により前記トランジスタのオン・オフを選択する手段は周知」であることは認め、その余は争う。同(6)は争う。審決は、本願発明及び引用例記載の発明の技術内容を誤認し、本願発明の顕著な作用効果を看過した結果、相違点の判断を誤ったものであって、違法であるから、取り消されるべきである。
(1) 取消事由１（本願発明及び引用例記載の発明の技術内容の誤認による相違点の判断の誤り）
<１> 本願発明は、マイクロコンピュータの動作モードに応じた入力閾値電圧を制御信号Ｓで制御できるようにしたもので、トランジスタＱ３、Ｑ４により決定されるコンダクタンスβN2、βN3をあらかじめ適当な値に選択しておくことにより、入力端子１と接続するマイクロコンピュータその他の外部装置の出力レベルに適合するようにインバータ回路の入力閾値を制御信号Ｓで制御することができる。
すなわち、制御信号Ｓが“Ｈ”レベルで、トランジスタＱ４がオン状態となった場合において、トランジスタＱ４のコンダクタンスを考慮して入力端子１の入力閾値を考えると次のようになる。
βN2をトランジスタＱ３で決まるコンダクタンス、βN3をトランジスタＱ４で決まるコンダクタンスとすると、トランジスタＱ３、Ｑ４の合成コンダクタンスは
<省略>
となるので、入力端子１の閾値電圧Ｖinは次式で示される。
<省略>
ただし、
<省略>
ここで、ＶP＝ＶNとすると、
<省略>
である。
そこで、本願明細書にいう従来の技術を示す(2)式のＶin＝Ｖcc／２と上記Ｖinとの大小関係を比べるため両者の差をとると、
<省略>
となる。なぜなら、通常βP＝βNよりＫ2＞１、また、通常ＶN＝０．５(V)、Ｖcc＝５(V)であるため、Ｖcc－２ＶN＞０となるからである。
以上のとおり、トランジスタＱ４のオン・オフにより、本願発明のインバータ回路における入力閾値電圧Ｖinを上記Ｄ2で表す分だけ、トランジスタＱ３、Ｑ４を用いて変化させることができる。
したがって、本願発明の技術内容には、「トランジスタＱ４のコンダクタンスをインバータ回路の閾値電圧を最適に制御する構成としたこと」が含まれる。
被告は、トランジスタＱ３とトランジスタＱ４の直列回路の合成コンダクタンスは、βN3がβN2に比較して相対的にずっと大きくてよく、前記合成コンダクタンスはβN2に近似できると主張するが、本願明細書の特許請求の範囲には、「トランジスタＱ４のコンダクタンスβN3がトランジスタＱ３のコンダクタンスβN2に比較してずっと大きくてよく」とは記載されていないから、被告の上記主張は誤りである。
<２> これに対して、引用例の第２図には、ＮＭＯＳ７と開閉回路８を備えたものが開示されているが、どのようにして閾値電圧が制御できるのかについては全く開示されていない。
また、周知例１の第７図は、単に開閉器としてのみ動作するトランジスタ２１、２２を開示しているにすぎない。さらに、周知例２の第３図、第４図も、単に開閉器としてのみ動作するトランジスタ４を開示しているだけである。
<３> したがって、「引用例記載の発明における開閉回路に換えて該周知の手段を採用することは当業者が容易になし得ることである。」とする審決の判断は誤りである。
(2) 取消事由２（顕著な効果の看過による相違点の判断の誤り）
引用例記載の発明は、上記のようにＮＭＯＳ７と開閉回路８とを備えたものであるが、その閾値電圧の制御がどのようにしてなされるのか全く不明である。これに対して、本願発明のインバータ回路は、トランジスタＱ３、Ｑ４のコンダクタンス及びトランジスタＱ４に印加される制御信号Ｓにより、マイクロコンピュータ等の動作モードに応じた最適の閾値電圧に制御することが可能であるという顕著な効果を奏するものである。審決は上記顕著な効果を看過したものであって、誤りである。
第３ 請求の原因に対する認否及び被告の主張
１ 請求の原因１ないし３の事実は認める。同４は争う。
２ 被告の主張
(1) 取消事由１について
<１> 原告は、「トランジスタＱ４のコンダクタンスをインバータ回路の閾値電圧を最適に制御する構成としたこと」が木願発明の技術内容に含まれると主張する。
しかし、本願発明の要旨とする構成である「前記制御信号(S)により前記第４のトランジスタＱ４のオン・オフを選択することで、入力閾値電圧が変化する」とは、トランジスタＱ４のコンダクタンスが変数として関わって入力閾値電圧Ｖinが決定されることをいうのではない。
特に、本願明細書には、インバータ回路の接続構成と入力閾値電圧Ｖinについて、トランジスタＱ４がオン状態の時には、「トランジスタＱ３はトランジスタＱ２に並列に接続され、しかもそのゲートはトランジスタＱ２と同様入力端子１に接続されているため、トランジスタＱ３が入力端子１の入力閾値電圧Ｖinに影響を与える。・・・入力閾値電圧Ｖinは次式で決定する。
<省略>
ただし、
<省略>」（６頁１９行ないし７頁１０行）
との記載があり、前記(3)式にトランジスタＱ４のコンダクタンスが入っていないことからしても、入力閾値電圧Ｖinの決定には、トランジスタＱ１、Ｑ２、Ｑ３のコンダクタンスが関わるが、トランジスタＱ４のコンダクタンスは変数として関わらないことは明らかである。
すなわち、第４のトランジスタＱ４の役割は、前記記載にあるようにトランジスタＱ３をトランジスタＱ２に並列に接続したり遮断したりすれば足り、トランジスタＱ４のコンダクタンスβN3はトランジスタＱ３のコンダクタンスβN2に比較して相対的にずっと大きくてよく、トランジスタＱ３とトランジスタＱ４の直列回路の部分の合成コンダクタンスは、上記(3)式に記載のようにトランジスタＱ３で決まるコンダクタンスと見なせる（βN2に近似の）ものであれば足りるのである。
<２> 原告は、引用例の第２図には、ＮＭＯＳ７と開閉回路８を備えたものが開示されているが、どのようにして閾値電圧が制御できるかについては全く開示されていないと主張する。しかし、開閉回路８のコンダクタンスがどれほどの大きさで、どのようにして閾値電圧が制御できるかの定量的な表現や原理は、本願発明の要旨とする構成ではない事項である上、開閉回路８の開成と閉成により、閾値電圧が切換えられ可変にされることについて開示されていることは、審決の(2)の認定のとおりであって、原告の主張は理由がない。
また、原告は、周知例１、２は、単に開閉器としてのみ動作するトランジスタを開示しているにすぎないと主張しているが、上記周知例に制御信号によりトランジスタのオン・オフを選択する手段が記載されていることは審決の(2)の認定のとおりである。
<３> したがって、引用例記載の発明における開閉回路に換えて、制御信号によりトランジスタのオン・オフを選択する周知の手段を採用することは当業者が容易になし得ることであるとした審決の判断に誤りはない。
(2) 取消事由２について
原告は、本願発明のインバータ回路は、トランジスタＱ３、Ｑ４のコンダクタンス及びトランジスタＱ４に印加される制御信号Ｓにより、マイクロコンピュータ等の動作モードに応じた最適の閾値電圧に制御することが可能であるという顕著な効果を奏すると主張する。
しかし、<１>マイクロコンピュータ等の動作モードに応じた入力閾値電圧を制御信号Ｓで制御できるようにしたこと、及び<２>トランジスタＱ４のコンダクタンスをインバータ回路の閾値電圧を最適に制御する構成としたことは、いずれも本願発明の要旨とする構成ではないから、原告主張の効果は本願発明の要旨に基づくものではなく、本願発明の効果とはいえない。
第４ 証拠
証拠関係は、本件記録中の書証目録のとおりであるから、これを引用する。
理由
第１ 請求の原因１ないし３の事実は当事者間に争いがない。
第２ 本願発明の概要
成立に争いのない甲第２号証（本願書並びに添付の明細書及び図面）及び甲第３号証（平成５年１２月８日付手続補正書）によれば、本願明細書に記載された本願発明の概要は次のとおりと認められる。
１ 「この発明は、インバータ回路に関し、特にマイクロコンピュータ等の半導体装置の入力段においてバッファ等として用いられるインバータ回路に関する。」（本願明細書２頁３行ないし６行）
「第２図は、入力バッファ等に用いられる従来のＣ－ＭＯＳ構造のインバータ回路を示す回路図である。同図において、Ｖccは電源、Ｖssはグランド、Ｑ１はＰチャネルトランジスタ、Ｑ２はＮチャネルトランジスタ、１は入力端子、２は出力端子である。」（本願明細書２頁８行ないし１３行）
「従来のインバータ回路の入力閾値電圧は、・・・一意に決定してしまう。このため、決定された入力閾値電圧に対する入力レベルでしか、入力端子１に電圧を印加することができない。
したがって、マイクロコンピュータ等の半導体装置の入力段としてこのインバータ回路を用いる場合、接続すべき外部装置の電圧レベルに制限が設けられる問題点があった。
この発明は、上記のような問題点を解消するためになされたもので、入力閾値電圧を必要に応じて、変化させることのできるインバータ回路を提供することを目的とする。」（本願明細書４頁２行ないし１４行）
２ 本願発明に係るインバータ回路は、本願発明の要旨とする構成を備えている。（手続補正書２頁１２行ないし３頁６行）
３ 「この発明における第４のトランジスタを制御信号によりオン・オフすることにより、第３のトランジスタと上記一方のトランジスタとの電気的接続・非接続が選択され、その結果、上記一方のトランジスタと第３のトランジスタによる合成コンダクタンスが変化して、入力の閾値電圧が変化する。」（手続補正書３頁１１行ないし１６行）
「第１図は、入力段バッファ等に用いられるこの発明の一実施例であるＣ－ＭＯＳ構成のインバータ回路を示す回路図である。・・・Ｑ３はトランジスタＱ２と同じ極性のＮチャンネルトランジスタであり、トランジスタＱ３はトランジスタＱ２に対し並列に接続され、ベース（判決注 ゲートと同義と認められる。）がトランジスタＱ２同様入力端子１に接続されている。また、Ｑ４はトランジスタＱ２とＱ３のドレイン問にドレイン、ソースの両電極が接続された、Ｎチャネルトランジスタであり、そのゲートには制御信号Ｓが印加されるように設けられている。
このような構成において、制御信号Ｓが“Ｌ”レベルの場合、トランジスタＱ４はオフ状態となる。したがって、・・・このインバータ回路は実質上第２図のインバータ回路と等価になる。・・・
一方、制御信号Ｓが“Ｈ”レベルの場合、トランジスタＱ４はオン状態となる。その結果、トランジスタＱ３はトランジスタＱ２に並列に接続され、しかもそのゲートはトランジスタＱ２同様入力端子１に接続されているため、トランジスタＱ３が入力端子１の入力閾値電圧Ｖinに影響を与える。
ここで、βN2をトランジスタＱ３で決まるコンダクタンスとすると、閾値電圧Ｖinは次式で決定する。
<省略>
ただし、
<省略>
となる。ここでＶP＝ＶNとすると
<省略>
である。
(2)式のＶinと(4)式のＶinとの大小関係を比べるため両者の差をとると、
<省略>
（∵通常βP＝βNより、
<省略>
通常ＶN＝０．５(V)、Ｖcc＝５(V)より、
Ｖcc－２ＶN＞０
従って、トランジスタＱ４のオン・オフにより、このインバータ回路における入力閾値電圧Ｖinを、(5)式のＤで表す分だけ変化させることができる。すなわち、第１図のインバータ回路では、２種類の入力閾値電圧を選択できる。このため、トランジスタＱ３により決定するコンダクタンスβN2を予め適当に選択しておくことにより、入力端子１と接続する外部装置の出力（電圧）レベルに適合するように２種類の入力閾値電圧を使い分けることができる。」（本願明細書５頁１６行ないし８頁１６行）
４ 「この発明によれば、一方のトランジスタと第３のトランジスタとの一方電極間に設けた第４のトランジスタとを制御信号によりオン・オフすることで、並列接続された上記一方のトランジスタと第３のトランジスタとの合成コンダクタンスを変化させて入力閾値電圧を変化させるようにしたため、入力端子に接続させる外部装置の出力レベルに応じて制御信号により入力閾値電圧を最適値に設定することができる。このため、入力端子に接続できる外部装置の適用範囲が格段に広くなる効果がある。」（手続補正書４頁１行ないし１１行）
第３ 審決の取消事由について
１ 取消事由１について
(1) 原告は、本願発明について、トランジスタＱ３、Ｑ４により決定されるコンダクタンスβN2、βN3をあらかじめ適当な値に選択しておくことにより、入力端子１と接続するマイクロコンピュータその他の外部装置の出力レベルに適合するようにインバータ回路の入力閾値を制御信号Ｓで制御することができるとして、本願発明の技術内容には、「トランジスタＱ４のコンダクタンスをインバータ回路の閾値電圧を最適に制御する構成としたこと」が含まれると主張する。
しかしながら、本願特許請求の範囲第１項には「トランジスタＱ４のコンダクタンスをインバータ回路の閾値電圧を最適に制御する構成とした」旨の記載はない。また、本願明細書の発明の詳細な説明及び願書添付の図面にも、トランジスタＱ４のコンダクタンスβN3を選択して入力閾値電圧を調整することを開示ないし示唆する記載はないから、仮にこれを参酌したとしても、本願発明の技術内容が原告主張の如きものであると認めることはできない。かえって、上記第２の３及び４認定に係る本願明細書の記載によれば、本願発明は、トランジスタＱ３により決定するコンダクタンスβN2を予め適当に選択しておくことにより、外部装置の出力レベルに合致する入力閾値電圧を得るものであって、第４のトランジスタは、単に第３のトランジスタをインバータ回路に接続するか切り離すかのスイッチング機能を果たすのみであると認められる。
したがって、原告の主張は失当である。
(2)また、原告は、引用例には、Ｎ・ＭＯＳ(7)と開閉回路(8)を備えたものが開示されているが、どのようにして閾値電圧が制御できるのかについては全く開示されていないと主張する。
しかしながら、成立に争いのない甲第４号証（引用例）によれば、引用例には、「まず、開閉回路(8)が開いている開成の場合には、この論理回路のしきい値電圧は、Ｐ・ＭＯＳ(1)の内部抵抗とＮ・ＭＯＳ(2)の内部抵抗が等しくなる電位である。この電圧をＶ１とする。これに対して、開閉回路(8)が閉じている閉成の場合には、この論理回路のしきい値電圧は、Ｎ・ＭＯＳ(2)とＮ・ＭＯＳ(7)が並列接続された内部抵抗とＰ・ＭＯＳ(1)の内部抵抗が等しくなったときの入力電位（電圧）Ｖ２となる。そして、入力電圧がこの入力電位Ｖ２であるときのＰ・ＭＯＳ(1)の内部抵抗値は入力電圧が入力電位Ｖ２と並列に接続されたため、より小さい値となる必要があり、入力電位Ｖ２は入力電位Ｖ１より低い電圧となる。このようにして、開閉回路(8)の開成、閉成によりこの第２図に示す実施例の論理回路は２つのしきい値電圧Ｖ１、Ｖ２を切換えることができる。」（２頁左下欄７行ないし右下欄４行）との記載があることが認められる。そうすると、引用例にはＮ・ＭＯＳ(7)を開閉回路(8)により、切り離すか又はＮ・ＭＯＳ(2)に並列に接続するかによって、２種類の閾値電圧を得ることが明記されているというべきであるから、原告の上記主張は失当である。
(3) そして、周知の技術手段である「両電極が接続され、その制御電極に制御信号が印加されるトランジスタであって、前記制御信号により前記トランジスタのオン・オフを選択する手段」を引用例記載の発明の開閉手段として採用することは当業者にとって容易になし得たことというべきであるから、この点に関する審決の認定判断に誤りはない。
２ 取消事由２について
原告は、本願発明のインバータ回路が、トランジスタＱ３、Ｑ４のコンダクタンス及びトランジスタＱ４に印加される制御信号Ｓにより、マイクロコンピュータ等の動作モードに応じた最適の閾値電圧に制御することが可能であるという顕著な効果を奏すると主張する。
しかしながら、トランジスタＱ４のコンダクタンスにより閾値電圧を調整することを本願発明の技術内容と認めることができないことは前記１において説示のとおりである。
そして、引用例記載の発明の開閉回路として制御信号Ｓの印加により動作するトランジスタＱ４を用いれば、トランジスタＱ３のコンダクタンスとトランジスタＱ４に印加される制御信号Ｓにより閾値電圧を最適値に設定可能となることは当然であるから、原告の主張は失当である。
３ 以上のとおり、本願発明が、引用例記載の発明及び周知事項に基づいて当業者が容易に発明をすることができたものとした審決の認定判断に誤りはなく、審決には原告主張の違法はない。
第４ よって、原告の本訴請求は理由がないからこれを棄却することとし、訴訟費用の負担について行政事件訴訟法７条、民事訴訟法６１条を適用して、主文のとおり判決する。
（口頭弁論終結の日・平成１０年３月２４日）
（裁判長裁判官 竹田稔 裁判官 持本健司 裁判官 山田知司）
別紙図面１
<省略>
別紙図面２
<省略>